I2C协议简介 & Verilog实现 |
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I2C协议
IIC 协议是三种最常用的串行通信协议(I2C,SPI,UART)之一,接口包含 SDA(串行数据线)和 SCL(串行时钟线),均为双向端口。I2C 仅使用两根信号线,极大地减少了连接线的数量,支持多主多从,且具有应答机制,因此在片间通信有较多的应用。 I2C 主要包括四个状态:起始 START,数据传送 SEND,应答 ACK,停止 STOP。 当 SCL 为高电平,SDA 出现下跳变时,标志着传输的起始。 数据传输在传输数据位时,采用大端传输(即先传最高位 MSB),SDA 在SCL 低电平时改变,在 SCL=H 时,必须保持 SDA 稳定。 应答在传输完 8bit 数据后,Master 须释放 SDA ,Slave 接过 SDA 的控制权,给出应答信号 ACK,当 ACK=L 时,表示本字节数据传输有效。 停止当 SCL 为高,SDA 出现上跳变时,标志着传输的结束。 一次 I2C 传输可以传输多个字节,通常第一个字节为 I2C 设备地址 ADDR(7bit)和读写标志 R / W ‾ \rm{R/\overline W} R/W(1bit)。一个可能的 I2C 例子如下: I2C的时序相对而言较复杂,因此实现方法自然是万能的三段式状态机(状态机大法好,状态机大法万岁!) SCL/SDA 状态机输出控制不同的 I2C 设备可能具有不同的读写序列,因此这里首先实现 Master 与 Slave 的状态机输出的子模块(即三段式状态机的第三段),分别为 I2C_Master_sub、I2C_Slave_sub,顶层模块只需要合理安排状态转移,即可实现各种 I2C 读写时序! 为了方便地控制 SDA 和 SCL ,Master 将一个 SCL 周期划分为 4 段;Slave 为了检测 SDA 和 SCL 的边沿并及时做出响应,须采用 8 倍以上的时钟。 I2C_Master_sub.v /* * file : I2C_Master_sub.v * author : 今朝无言 * Lab : WHU-EIS-LMSWE * date : 2023-03-19 * version : v1.0 * description : I2C master 的 SDA/SCL 控制模块(通过 state) */ module I2C_Master_sub( input clk, //4倍SCL input [7:0] wrdat_buf, output reg [7:0] rddat_tmp, output reg check_ack, //检查Slave给出的ACK信号,若为NACK,输出一个高电平脉冲 inout SCL, inout SDA, output reg change_state, //上升沿时 top 模块应执行 state |
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